2纳米技术：半导体产业的新里程碑
2纳米：跨越时代的节点
同志们，2纳米技术横空出世。这不仅是数量级的突破，更是时间轴上的重要节点。2纳米与之前的纳米技术有诸多不同，其底层发生了巨大变化。在本视频中，我们将探讨2纳米技术。
首先，为何说2纳米是一个跨界时代？从2纳米节点开始，台积电、英特尔、三星这三大公司以及日本新公司Rebitus 完全转向了 GAA - FET（环绕栅极场效应晶体管）技术。这意味着 FET（场效应晶体管）时代已圆满完成使命，无法继续推进支持。当然，FET 仍会存在，但基本用于 3 纳米以上制程。
FET 技术的发展历程
我们来看这张图，这是最早的平面晶体管。随着制程缩小，源极和漏极距离越来越近，电路变短，电流难以控制，即出现短路效应，因此需要增强栅极的控制能力。
上世纪90年代初，美国加州大学伯克利分校的胡正明教授提出了著名的 FinFET（鳍式场效应晶体管）结构，推动了晶体管的发展。与之前的平面结构相比，平面结构只有一侧能控制沟道，而 FinFET 设计了一个鳍片，直接环绕沟道，实现了三侧控制，提升了开关性能。
2011年，从22纳米开始，FinFET 出现并沿用至今。然而，到了3纳米时，FinFET 已达巅峰，再到2纳米就难以为继。因为晶体管的尺寸和直径已小到极限，于是业界拿出了压箱底的技术——GAA - FET。
GAA - FET 技术解析
GAA - FET 很简单，就是将 FinFET 上的鳍片直接放入栅极，形成纳米片，并实现四侧环绕。这进一步增强了栅极的控制能力，能应对短路效应、电流泄漏等一系列微物理瓶颈。
GAA - FET 与 ASML 的高端 EUV（极紫外光刻）激光机配合，良率能再次提升。例如，三星从3纳米开始采用 GAA - FET，称为 MBC - FET。不同公司的纳米制程各有特点，三星3纳米虽采用 GAA - FET，但在晶体管密度上与台积电3纳米有一定差距。
2纳米节点的逻辑密度
现在来到2纳米节点，台积电仍处于领先地位。区分每一代制程节点有诸多衡量标准，其中最重要的是晶体管密度，包括逻辑密度和 SRAM（静态随机存取存储器）密度，前者指逻辑电路，后者指存储。
SRAM 的存储原理至少基于六个静态管，缩小难度大，若尺寸过小会无法锁定数据，所以逻辑电路的缩小速度比 SRAM 快。
在2纳米节点，台积电 N2 的逻辑密度可达约313。其实这个数字不算太高，因为台积电 N3 制程有两个版本：N3B（第一代3纳米）和 N3E（第二代3纳米）。N3E 在指标上比 N3B 宽松，密度降低是为了提高良率、降低成本。
实际上，台积电 N3 制程中，N3B 仅应用于少数产品，如苹果 E17 处理器等，后续多采用更灵活的 N3E。N3B 的一些特定设计密度已接近甚至超过300，只是未大规模量产。所以说，N2 的313并非特别出色的数字，尽管它是首个量产超过300的。
台积电称其密度提升1.15倍，是相比于 N3E，而 N3E 本身密度就比 N3B 放宽一些。从逻辑密度看，台积电5纳米约为170，3纳米中 N3B 约为290，N3E 约为270，2纳米中 N2 目前为313，提升力度不如5纳米到3纳米的跨度。
但即便如此，台积电 N2 的逻辑密度确实超过了300，也远高于三星 SF2 的238和英特尔 A18 的数值。若想在台积电2纳米节点看到真正的逻辑密度提升，还得看后续的 N2P、A16 和 A14，预计分别至少能达到320、304 和 375 的水平。
在 A14 节点（指1.4纳米），很可能突破400，不过这要到2028年后。从目前 N2 制程看，其逻辑密度刚过300，与3纳米似乎差别不大。问题在于，2纳米节点转向 GAA - FET，之前从 FET 积累的一系列工艺经验需重新开发。
在7纳米、5纳米和3纳米制程中，逻辑密度能显著提升，主要得益于 FinFET 结构的优化和 EUV 层数的不断增加。而 GAA - FET 是新结构，理论上能支持更小制程，但初期仍需大量磨合。
GAA - FET 结构复杂，纳米片的形成需要多层量子化生长、测试和性能优化等步骤，比 FinFET 更难制造。所以初期 GAA - FET 无法设定过于激进的设计目标，否则可能影响良率。因此，3纳米到2纳米的逻辑密度提升主要是为了稳定，幅度不大。
GAA - FET 对 SRAM 密度的影响
不过，正因采用 GAA - FET，芯片 SRAM 的密度能进一步提高。因为它允许更低的工作电压，电源无需维持过大尺寸来应对工艺变形。
业界通常用 SRAM 的单位尺寸衡量，5纳米节点时电源链为0.021，3纳米 N3B 制程达到0.0199，略有提升，但后续 N3E 又回到0.021，这是为了提高良率。
从5纳米到3纳米，该指标下滑明显。但到2纳米 N2 制程，电源链直接达到0.0175，提升相当可观。可见，5纳米到3纳米逻辑密度提升大，SRAM 基本维持；3纳米到2纳米，逻辑密度提升不大，但 SRAM 有明显进步，这就是 GAA - FET 结构对逻辑密度和 SRAM 尺寸的不同影响。
未来逻辑密度的提升方向
若想未来继续提升逻辑密度，除了 GAA - FET 结构，还需更多工程积累，引入新技术和新设备。
新技术指后端硬件技术，当前芯片的电源线和信号线位于芯片中心，在晶体管层底部飞线。若在核心底部打孔，让电源线从背面走，就能给正面信号线更多空间，优化正面标准单元布局，逐步提高密度。
目前，2纳米节点上，三大厂商会在不同时间引入背面电源技术，预计 A16 会引入。除了技术创新，制造设备也有变化，即引入更高分辨率的 Hi - NA EUV，能从光刻机层面直接支持更小尺寸。
该设备可能在 A14 甚至 A14 增强版引入，也有可能在 A10（1纳米节点）才真正引入，因为设备方可能认为之前的工艺调整空间还较大。
纳米制程中的 Flex 技术
最后要说的是台积电 N2 制程引入的 NanoFlex 技术。之前 N3 制程已引入 FinFlex 技术，通过设置不同的 FinFET 芯片数量组合来优化配置，如芯片数量可为一、二或三个，不同组合能实现低功耗或高性能，可在标准单元库中选择。
N2 的 NanoFlex 是类似技术，但不是调整 FinFET 中的芯片数量，而是调整 GAA - FET 中纳米片的宽度。窄纳米片适合低功耗，宽纳米片适合高性能，这种组合设计能让芯片进一步提升性能和功耗表现。芯片设计时，不同电路块对电压有不同需求。
三大厂商的 2 纳米进程
目前，台积电、三星和英特尔都在推进所谓的2纳米节点。虽都走在 GAA - FET 道路上，但各公司技术和工艺仍有很大差异。我认为只有台积电的 N2 能真正代表2纳米节点。
我是达利欧，感谢观看。
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